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get_data
- 通过使用线性序列机用来对ADC进行设定,此程序比较适合使用Verilog的初学者。非常简洁明了。(By using linear sequence machine to set the ADC, this program is more suitable for beginners using Verilog. Very concise and clear.)
class8_FSM
- 序列检测机(状态机实验),是Verilog状态机最基本的小实验,用于体会状态机的原理和作用(原作者:小梅哥)(Sequence detection machine is the most basic small experiment of Verilog state machine)